Resumen

Uno de los principales desafíos actuales del flujo de diseño de FPGA es el largo tiempo de procesamiento de los algoritmos de ubicación y enrutamiento. En este documento, proponemos una técnica de paralelización híbrida del algoritmo de ubicación basado en recocido simulado de VPR desarrollado en el trabajo de Betz y Rose (1997). La técnica propuesta utiliza una partición equilibrada basada en regiones y la multihilatura. En el primer paso de este enfoque, se crean subproblemas de ubicación mediante partición y luego se procesan de forma concurrente por múltiples hilos de trabajo que se ejecutan en múltiples núcleos del mismo procesador. Nuestro objetivo principal es investigar la aceleración que se puede lograr con este enfoque simple en comparación con enfoques anteriores basados en cómputo distribuido. El nuevo algoritmo de ubicación paralela híbrida logra una aceleración promedio de utilizando cuatro hilos de trabajo, mientras que la longitud total del cable y el retardo del circuit

• Materias:Elementos lógicos Sistema de archivos Multinúcleo heterogéneo Flexibilidad del montium Gestión de memoria
• Subjects:Logic elements File system Heterogeneous multicore Montium flexibility Memory management
• Palabras claves:Desafíos actuales; Flujo de diseño de FPGA; Algoritmos de ubicación y enrutamiento; Técnica de paralelización híbrida; Recocido simulado; VPR; Particionamiento equilibrado basado en regiones; Multihilo; Aceleración; Computación distribuida; Longitud de cable; Retardo de circuito.
• Keywords:Current challenges; FPGA design flow; Placement and routing algorithms; Hybrid parallelization technique; Simulated annealing; VPR; Balanced region-based partitioning; Multithreading; Speedup; Distributed computing; Wire length; Circuit delay.