Este trabajo propone un convertidor analógico-digital (ADC) de registro de aproximación sucesiva (SAR) totalmente diferencial de 14 bits con un amplificador de ganancia programable (PGA) utilizado en el circuito de lectura del sensor de imagen CMOS (CIS). El ADC SAR adopta tensiones de referencia escaladas en dos pasos para realizar la conversión de 14 bits, con el objetivo de reducir la escala del conjunto de condensadores y evitar el uso de la calibración para mitigar el impacto del offset y el desajuste. Sin embargo, el algoritmo de autocalibración de la tensión de referencia se aplica en el diseño para garantizar la precisión de las tensiones de referencia, lo que afecta a los resultados de la conversión. El PGA de tres vías proporciona tres tipos de ganancias: 3x, 4x y 6x, y muestrea al mismo tiempo para obtener tres columnas de señal de píxel y aumentar la velocidad del sistema. La matriz de píxeles del CIS mencionado es de 1026×1024, y el paso de píxeles es de 12,5 μm×12,5 μm. El chip prototipo se fabrica en el proceso CMOS de 180 nm, y tanto la tensión digital como la analógica son de 3,3 V. El área total del chip es de 6,25×18,38 mm2. A una frecuencia de muestreo de 150 kS/s, la SNR del SAR ADC es de 71,72 dB y la SFDR es de 82,91 dB. Es más, el único SAR ADC consume 477,2 uW con la señal de entrada diferencial de 4,8 VPP y el consumo total del SIC es de unos 613 mW.
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