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En este documento, se propone un esquema de código polar tridimensional (3D-PC) para mejorar el rendimiento del piso de error del código polar sistemático concatenado en paralelo (PCSPC). El 3D-PC propuesto se construye concatenando en serie el PCSPC con una tercera dimensión de tasa 1, donde solo una fracción de los bits de paridad del PCSPC se extraen para participar en la codificación posterior. Aprovecha al máximo las características de la concatenación en paralelo y en serie. Además, se analiza el comportamiento de convergencia del 3D-PC mediante el gráfico de transferencia de información extrínseca (EXIT). La pérdida de convergencia entre PCSPC y diferentes proporciona la referencia para elegir el valor de para el 3D-PC. Finalmente, los resultados de simulación confirman que el esquema 3D-PC propuesto reduce el piso de error.
Esta es una versión de prueba de citación de documentos de la Biblioteca Virtual Pro. Puede contener errores. Lo invitamos a consultar los manuales de citación de las respectivas fuentes.
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