Resumen

Los estándares de codificación de vídeo, como MPEG-x y H.26x, incorporan la estimación de movimiento de tamaño de bloque variable (VBSME), que requiere mucho tiempo y es extremadamente compleja desde el punto de vista de la implementación de hardware debido a su enorme capacidad de cálculo. En este artículo, hemos tratado los aspectos básicos de la codificación de vídeo y estudiado y comparado las arquitecturas existentes para VBSME. Varias arquitecturas con diferentes patrones de escaneo de píxeles ofrecen una variedad de resultados de rendimiento para la generación de vectores de movimiento (MV), mostrando un compromiso entre el macrobloque procesado por segundo y la necesidad de recursos para el cálculo. El objetivo de este trabajo es diseñar una arquitectura VBSME que utilice los recursos óptimos para minimizar el área del chip y ofrecer una velocidad de procesamiento de fotogramas adecuada para la implementación en tiempo real. La velocidad de cálculo puede mejorarse accediendo a 16 píxeles del macrobloque base de tamaño 4 × 4 en un único ciclo de reloj utilizando un patrón de escaneo z. Para la arquitectura VBSME se utiliza una función de coste ampliamente adoptada para la implementación de hardware, conocida como suma de diferencias absolutas (SAD), con un calculador de diferencias absolutas basado en multiplexores y sumadores multioperando basados en la reducción de términos de suma parcial (PSTR). La utilización de dispositivos de la implementación propuesta es de sólo 22k puertas y puede procesar 179 fotogramas de resolución HD (1920 × 1080) en el mejor de los casos y 47 fotogramas de resolución HD en el peor de los casos por segundo. Debido a este mayor rendimiento, el diseño es adecuado para la implementación en tiempo real.

• Materias:Ingeniería electrónica Sensores Redes Inalámbricas Tecnología de sensores Procesamiento de señales asistido por computador Procesamiento de datos
• Subjects:Electronic engineering sensors Wireless Networks Sensor technology Signal processing computer-assisted Data processing
• Palabras claves:implementación en tiempo real, arquitectura vbsme, velocidad de procesamiento de fotogramas adecuada, reducción del término de suma parcial, diseño de mayor rendimiento, estimación de movimiento de tamaño de bloque variable, fotogramas de resolución hd, calculadora de diferencias absolutas, perspectiva de implementación de hardware, ciclo de reloj único
• Keywords:real time implementation, vbsme architecture, adequate frame processing rate, partial summation term reduction, such higher throughput design, variable block size motion estimation, hd resolution frames, absolute difference calculator, hardware implementation perspective, single clock cycle