Resumen

Los códigos de comprobación de paridad de baja densidad (LDPC, por sus siglas en inglés) han sido implementados en las últimas emisiones digitales de video, acceso inalámbrico de banda ancha (WiMax) y en la cuarta generación de estándares inalámbricos. En este documento, hemos propuesto una arquitectura decodificadora de códigos de comprobación de paridad de baja densidad (LDPC) altamente eficiente para aplicaciones de bajo consumo de energía. Este estudio también considera el diseño y análisis de nodos de comprobación y nodos variables, así como el generador ortogonal euclidiano en la arquitectura del decodificador LDPC. El generador ortogonal euclidiano se utiliza para reducir la tasa de error de la arquitectura propuesta de LDPC, y puede ser incorporado entre la arquitectura de nodos de comprobación y nodos variables. Este diseño decodificador propuesto se sintetiza en la plataforma Xilinx 9.2i y se simula utilizando Modelsim, dirigido a dispositivos de

• Materias:Internet de las cosas Inteligencia artificial Contaminantes atmosféricos Sistema biométrico Aplicaciones
• Subjects:Internet of things Artificial intelligence Air pollutants Biometric system Applications
• Palabras claves:Códigos LDPC; Arquitectura del decodificador; Generador euclidiano ortogonal; Consumo de energía; Utilización de hardware; Informe de síntesis
• Keywords:Ldpc codes; Decoder architecture; Euclidean orthogonal generator; Power consumption; Hardware utilizations; Synthesis report