Resumen

Este documento presenta implementaciones optimizadas de dos procesadores FFT de pipeline diferentes en las FPGA Xilinx Spartan-3 y Virtex-4. Se exploraron diferentes técnicas de optimización y esquemas de redondeo. Los resultados de la implementación lograron un mejor rendimiento con un menor uso de recursos que el estado del arte anterior. La FFT de 1024 puntos de 16 bits con la arquitectura R2SDF tenía una frecuencia de reloj máxima de 95.2 MHz y usaba 2802 slices en el Spartan-3, una relación de rendimiento por área de 0.034 Msamples/s/slice. La arquitectura R4SDC funcionaba a 123.8 MHz y usaba 4409 slices en el Spartan-3, una relación de rendimiento por área de 0.028 Msamples/s/slice. En Virtex-4, la arquitectura R2SDF de 1024 puntos de 16 bits funcionaba a 235.6 MHz y usaba 2256 slices, dando una relación de 0.104 Msamples/s/slice; la arquitectura R4SDC de 102

• Materias:Elementos lógicos Sistema de archivos Multinúcleo heterogéneo Flexibilidad del montium Gestión de memoria
• Subjects:Logic elements File system Heterogeneous multicore Montium flexibility Memory management
• Palabras claves:Procesadores de FFT en pipeline; Técnicas de optimización; Xilinx Spartan-3; FPGA Virtex-4; Arquitectura R2SDF; Arquitectura R4SDC
• Keywords:Pipeline fft processors; Optimization techniques; Xilinx spartan-3; Virtex-4 fpgas; R2sdf architecture; R4sdc architecture