Resumen

En la literatura se ha investigado la implementación VLSI de los descodificadores SISO-MAP utilizados para la codificación turbo iterativa tradicional. En este trabajo se presenta un modelo arquitectónico completo de un receptor de código turbo espacio-temporal que incluye decodificadores elementales. Estas arquitecturas se basan en bloques de construcción propuestos recientemente, como una unidad recursiva add-compare-select-offset (ACSO), módulos de cálculo de salida A-, B-, Γ- y LLR. Las mediciones de la complejidad y el retardo de descodificación de varias arquitecturas de descodificador MAP basadas en la técnica de ventana deslizante y un conjunto de parámetros propuestos permiten definir ecuaciones y comparar dichas arquitecturas.

• Materias:Redes Inalámbricas Modelo computacional Teoría de códigos Sistemas de comunicación Procesamiento de datos
• Subjects:Wireless Networks Computational Model Code theory Communication systems Data processing
• Palabras claves:módulos de cálculo de salida llr, receptor de código turbo en tiempo, codificación turbo iterativa tradicional, arquitecturas de decodificadores de mapas, modelo arquitectónico completo, arquitecturas, decodificadores de mapas, implementación vlsi, bloques de construcción, decodificadores elementales
• Keywords:llr output calculation modules, time turbo code receiver, traditional iterative turbo coding, map decoder architectures, complete architectural model, architectures, map decoders, vlsi implementation, building blocks, elementary decoders