Resumen

Los procesadores blandos a menudo utilizan cachés de datos para reducir la brecha entre la velocidad del procesador y la memoria principal. Para lograr una alta eficiencia, se utilizan cachés simples y bloqueantes. Tales cachés no son apropiados para diseños de procesadores como Runahead y ejecución fuera de orden que requieren cachés no bloqueantes para tolerar las latencias de la memoria principal. En cambio, estos procesadores utilizan cachés no bloqueantes para extraer el paralelismo a nivel de memoria y mejorar el rendimiento. Sin embargo, los diseños convencionales de caché no bloqueante son costosos y lentos en FPGAs, ya que utilizan memorias de direcciones de contenido (CAMs). Este trabajo propone NCOR, una caché no bloqueante amigable con FPGAs que explota las propiedades clave de la ejecución Runahead. NCOR no requiere CAMs y utiliza controladores de caché inteligentes. Una NCOR de 4KB opera a 329MHz en FPGAs Stratix III mientras utiliza solo 270 elementos lógicos. Una NCOR de 32KB opera a 278MHz

• Materias:Control de potencia Núcleo de memoria Sensor de visión Acelerador de hardware Programación de arquitecturas
• Subjects:Power control Memory core Vision sensor Hardware accelerator Architecture programming
• Palabras claves:Procesadores; Cachés de datos; Cachés no bloqueantes; Paralelismo a nivel de memoria; Compatible con FPGA; Controladores de caché inteligentes
• Keywords:Processors; Data caches; Non-blocking caches; Memory level parallelism; FPGA-friendly; Smart cache controllers