Resumen

Los enlaces de alta velocidad que emplean arquitecturas de sincronización en la fuente tienen la capacidad de seguir la fluctuación correlacionada entre los canales de reloj y datos hasta altas frecuencias. Sin embargo, los márgenes de temporización del sistema se ven degradados por el desvío del canal entre las señales de reloj y datos y las pérdidas de alta frecuencia. Este artículo describe cómo estos efectos clave del canal repercuten en el rendimiento del jitter e influyen en la arquitectura de sincronización de los enlaces síncronos de origen de alta velocidad. Se analizan las ventajas y desventajas en cuanto a complejidad y rendimiento del seguimiento del jitter de los circuitos comunes de de-skew por canal, junto con cómo puede aprovecharse el filtrado paso-banda para proporcionar un filtrado adicional del jitter en el receptor. El análisis de la tolerancia al jitter de un sistema de 10 Gb/s muestra que un de-skew basado en un lazo bloqueado por retardo (DLL) y un interpolador de fase (PI) casi todo paso ofrece los mejores resultados en condiciones de bajo skew, mientras que, con un skew alto, son más adecuadas las arquitecturas que aprovechan el filtrado de reloj de paso de banda o un lazo bloqueado por fase (PLL) para aumentar el filtrado del jitter. El de-skew basado en osciladores de inyección bloqueada (ILO) ofrece un diseño de complejidad reducida y una tolerancia al jitter competitiva en un amplio rango de skew.

• Materias:Ingeniería electrónica Códigos informáticos Circuitos integrados Procesamiento de señales asistido por computador Informática Procesamiento de datos
• Subjects:Electronic engineering Computer codes Integrated circuits Signal processing computer-assisted Computing Data processing
• Palabras claves:análisis de la tolerancia al jitter, filtrado adicional del jitter, tolerancia competitiva al jitter, rendimiento del seguimiento del jitter, efectos de canal clave, condiciones de bajo skew, filtrado del reloj de paso, arquitecturas de reloj síncrono, márgenes de temporización del sistema, amplio rango de skew
• Keywords:jitter tolerance analysis, additional jitter filtering, competitive jitter tolerance, jitter tracking performance, key channel effects, low skew conditions, pass clock filtering, synchronous clocking architectures, system timing margins, wide skew range