Resumen

Proponemos un circuito tampón lógico dominó sin pie. Minimiza la conmutación redundante en los nodos dinámico y de salida. El circuito propuesto evita la propagación del pulso de precarga al nodo de salida y permite el nodo dinámico que ahorra consumo de energía. La simulación se realiza utilizando tecnología CMOS de 0,18 µm. Hemos calculado el consumo de energía, el retardo y el producto de retardo de potencia del circuito propuesto y comparado los resultados con los circuitos existentes para diferentes funciones lógicas, condiciones de carga, frecuencia de reloj, temperatura y fuente de alimentación. Nuestro circuito propuesto reduce el consumo de energía y el producto de retardo de potencia en comparación con los circuitos existentes.

• Materias:Celda de memoria Arquitectura informática Levitación magnética Diseño Kansei Análisis de algoritmos
• Subjects:Memory cell Computer architecture Magnetic levitation Kansei Design Algorithm analysis
• Palabras claves:producto de retardo de potencia, consumo de potencia, circuito, circuito tampón lógico dominó sin pie, función lógica diferente, circuitos, tecnología CMOS, frecuencia de reloj, nodo dinámico, condición de carga
• Keywords:power delay product, power consumption, circuit, footless domino logic buffer circuit, different logic function, circuits, CMOS technology, clock frequency, dynamic node, loading condition