Resumen

En este artículo se presenta una recopilación de las bases teóricas empleadas para diseñar bloques funcionales del codificador / decodificador Reed-Solomon y una metodología de diseño orientada a tecnología FPGA. Inicialmente se presenta el diseño del algoritmo del codificador, luego se concibe la arquitectura y se captura el diseño de hardware mediante el empleo de VHDL y la herramienta de sintaxis Xilinx ISE 6.1. Finalmente se lleva a cabo la validación del comportamiento del codificador con ModelSim 5.7 mediante simulaciones de los módulos. Las operaciones en los campos finitos de Galois, GF(2^m), son la base de varios algoritmos en el área de corrección de errores y procesamiento digital de señales. Sin embargo, los cálculos requeridos demandan gran cantidad de tiempo al ser implementados a través de software; por razones de desempeño y seguridad es preferible implementar los algoritmos en hardware.

• Materias:Redes de telecomunicaciones Electrónica digital Comunicaciones digitales
• Subjects:Telecommunications networks Digital electronics Digital communications
• Palabras claves:hardware reconfigurable, códigos Reed-Solomon, comunicación digital.
• Keywords:re-configurable hardware, Reed-Solomon codes, digital communication.