Resumen

Diferentes núcleos de propiedad intelectual (PI), incluyendo procesador y memoria, están interconectados para construir una arquitectura típica de sistema en un chip (SoC). Los diseños de SoC más grandes dictan que la comunicación de datos ocurra a través de las interconexiones globales. Las arquitecturas de Red-en-Chip (NoC) se han propuesto como una solución escalable a los desafíos de comunicación globales en los sistemas en un chip (SoC) a escala nanométrica. Propusimos una idea para construir una síntesis personalizada de red-en-chip con una mejor partición de flujo y también consideramos la reducción de potencia y área en comparación con las topologías regulares ya presentadas. Por lo tanto, para mejorar el rendimiento del SoC, primero realizamos un estudio de rendimiento de las topologías de interconexión regulares MESH, TORUS, BFT y EBFT, observamos que la latencia general y el rendimiento de EBFT son mejores en comparación con otras topologías. Lo siguiente

• Materias:Redes móviles Enrutamiento Modelo analítico Redes ópticas Superredes
• Subjects:Mobile networks Routing Analytical model Optical networks Superlattices
• Palabras claves:Propiedad intelectual; Núcleos; Sistema en un chip; Red en un chip; Síntesis; Rendimiento.
• Keywords:Intellectual property; Cores; System-on-chip; Network-on-Chip; Synthesis; Performance.