Resumen

Los contadores paralelos generalizados (GPCs) se utilizan en la construcción de árboles de compresores de alta velocidad. Trabajos anteriores se han centrado en utilizar la cadena de acarreo rápida y mapear la lógica en Tablas de Búsqueda (LUTs). Este mapeo no es óptimo en el sentido de que el tejido de LUT no se utiliza completamente. Esto resulta en GPCs de baja eficiencia. En este trabajo, presentamos una heurística que mapea eficientemente la lógica del GPC en el tejido de LUT. Hemos utilizado nuestra heurística en varios GPCs y hemos logrado una mejora en la eficiencia que va del 33% al 100% en la mayoría de los casos. Los resultados experimentales utilizando FPGAs de 5ª, 6ª y 7ª generación de Xilinx y dispositivos Stratix IV y V de Altera muestran una reducción considerable en la utilización de recursos y la disipación de potencia dinámica, con casi el mismo retardo en el camino crítico.

• Materias:Memoria multipuerto Algoritmos genéticos Clasificación de paquetes Recuperación de fallas Predicción de frecuencia
• Subjects:Multiport memory Genetic algorithms Packet classification Fault recovery Frequency prediction
• Palabras claves:Contadores paralelos generalizados; árboles de compresión de alta velocidad; Tejido LUT; Mejora de eficiencia; FPGA de Xilinx; Mapeo heurístico
• Keywords:Generalized parallel counters; High speed compressor trees; Lut fabric; Efficiency improvement; Xilinx fpgas; Heuristic mapping