Resumen

Tradicionalmente, la Síntesis de Alto Nivel (HLS, por sus siglas en inglés) para dispositivos de Array de Puertas Programables en Campo (FPGA) es una metodología que transforma una descripción conductual, como la especificación independiente del tiempo, a un nivel de abstracción que es sintetizable, como el Nivel de Transferencia de Registros. Este proceso puede realizarse bajo un marco conocido como Exploración del Espacio de Diseño (DSE, por sus siglas en inglés), que ayuda a determinar el mejor diseño abordando problemas de programación, asignación y enlace, los cuales son problemas NP-duros. De esta manera, y debido a la creciente complejidad de los diseños de circuitos digitales modernos y las preocupaciones sobre la capacidad de las FPGA, los diseñadores están proponiendo novedosas técnicas de HLS capaces de realizar optimización automática. El HLS tiene varias métricas u objetivos en conflicto, como el retardo, el área, la potencia, la longitud de cable, el ruido digital, la confiabilidad y la seguridad. Por esta

• Materias:Big Data Segmentación de líneas Tráfico de red Reconocimiento de entidad Esquema de programación
• Subjects:Big Data Line segmentation Network traffic Entity recognition Programming scheme
• Palabras claves:Síntesis de alto nivel; Dispositivos FPGA; Exploración del espacio de diseño; Técnicas de HLS; Algoritmos de optimización multiobjetivo; Funciones objetivo
• Keywords:High-level synthesis; FPGA devices; Design space exploration; HLS techniques; Multiobjective optimization algorithms; Objective functions