Resumen

Este trabajo presenta la integración de varios IPs para generar un sistema en un chip (SoC) para un decodificador de televisión digital compatible con el estándar SBTVD. Los dispositivos electrónicos integrados para aplicaciones multimedia como sistemas de procesamiento de video requieren una gran capacidad de almacenamiento y memoria de alta velocidad. Además, estos sistemas están construidos a partir de unidades de procesamiento heterogéneas, diseñadas para realizar tareas específicas con el fin de maximizar la eficiencia del sistema en general. Por lo general, se comparte una única memoria externa entre las unidades de procesamiento para reducir el consumo de energía y ahorrar costos. El acceso a la memoria externa es un cuello de botella al decodificar secuencias de video de alta definición en tiempo real. En este trabajo, se diseñó una jerarquía de memoria de cuatro niveles para gestionar el video decodificado en granularidad de macrobloque con baja latencia. El uso de la jerarquía de memoria en el diseño del sistema es un desafío porque afecta el proceso de integración del sistema y la reutilización de IPs en

• Materias:Modelado de rendimiento Bucles de instrucciones Análisis de algoritmos Optimización de frecuencia Arquitectura de Sistemas
• Subjects:Performance modeling Instruction loops Algorithm analysis Frequency optimization System architecture
• Palabras claves:Integración; SoC; Aplicaciones multimedia; Jerarquía de memoria; Sistemas de procesamiento de video; Placa FPGA
• Keywords:Integration; SoC; Multimedia applications; Memory hierarchy; Video processing systems; FPGA board