Resumen

Se propone la implementación VLSI de un detector MIMO configurable de bajo consumo para soportar multiplexación espacial 4×4 y modulación de QPSK a 64-QAM. Se propone un novedoso algoritmo de búsqueda en árbol que permite al detector proporcionar salidas blandas e implementarse en una arquitectura de hardware paralela y canalizada. La tasa de error de trama (FER) del detector se aproxima al decodificador de esfera casi óptimo, con una degradación de 0,5 dB. Además, el detector propuesto puede funcionar con el voltaje óptimo en distintas configuraciones y detectar/recuperar errores de temporización en tiempo de ejecución mediante una novedosa técnica de escalado de voltaje adaptativo con circuitos de doble muestreo. El detector propuesto, que utiliza un proceso CMOS de un solo polo y seis metales de 0,18 μm de TSMC con un área de núcleo de 1,17×1,17 mm2, proporciona un rendimiento fijo de 45 Mbps en configuración 64-QAM, 120 Mbps en configuración 16-QAM y 60 Mbps en configuración QPSK. La eficiencia energética normalizada del diseño para las configuraciones 64-QAM y 16-QAM es de 1,56 Mbps/mW y 2,53 Mbps/mW, respectivamente. En comparación con el diseño conservador basado en márgenes, el diseño propuesto consigue un ahorro de energía del 48,8%.

• Materias:Redes Inalámbricas Modelo computacional Teoría de códigos Sistemas de comunicación Procesamiento de datos
• Subjects:Wireless Networks Computational Model Code theory Communication systems Data processing
• Palabras claves:mbps, detector, diseño, configuración qam, novedosa técnica de escalado de tensión adaptable, novedoso algoritmo de búsqueda en árbol, circuitería de doble muestreo, detector mimo eficiente, tasa de error de trama, proceso cmos metálico
• Keywords:mbps, detector, design, qam configuration, novel adaptive voltage scaling technique, novel tree search algorithm, double sampling circuitry, efficient mimo detector, frame error rate, metal cmos process