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Este documento presenta una metodología para integrar un coprocesador difuso descrito en VHDL (Lenguaje de Descripción de Hardware VHSIC) en un procesador suave incrustado en un FPGA, lo que aumenta el rendimiento de todo el sistema, ya que el controlador utiliza el paralelismo a nivel de circuito para aplicaciones de alta velocidad de demanda, el resto de la aplicación puede ser escrita en C/C++. Utilizamos el procesador suave ARM de 32 bits, que permite la programación secuencial y paralela. El coprocesador FLC incorpora un método de ajuste que permite manipular la respuesta del sistema. Mostramos resultados experimentales utilizando un controlador difuso PD+I como coprocesador incrustado.
Esta es una versión de prueba de citación de documentos de la Biblioteca Virtual Pro. Puede contener errores. Lo invitamos a consultar los manuales de citación de las respectivas fuentes.
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