Resumen

Este artículo describe las recientes arquitecturas semidigitales de los sistemas de bucle de enganche de fase (PLL) para la generación de relojes de bajo coste y bajo consumo. Con la ausencia del convertidor tiempo-digital (TDC), el PLL semidigital (SDPLL) permite la detección de fase lineal de bajo consumo y no requiere necesariamente una tecnología CMOS avanzada, al tiempo que mantiene una característica de escalabilidad tecnológica. Se presentan dos ejemplos de diseño en CMOS de 0,18 μm y CMOS de 65 nm con resultados de hardware y simulación, respectivamente.

• Materias:Ingeniería electrónica Códigos informáticos Circuitos integrados Procesamiento de señales asistido por computador Informática Procesamiento de datos
• Subjects:Electronic engineering Computer codes Integrated circuits Signal processing computer-assisted Computing Data processing
• Palabras claves:tecnología cmos avanzada, detección lineal de fase, generación de reloj de potencia, arquitecturas semidigitales recientes, característica de escalabilidad de la tecnología, ejemplos de diseño, pll digital, convertidor digital, cmos de nm, resultados de simulación
• Keywords:advanced cmos technology, linear phase detection, power clock generation, recent semidigital architectures, technology scalability feature, design examples, digital pll, digital converter, nm cmos, simulation results