Resumen

En este artículo se presenta un transmisor superpuesto de entrenamiento configurable (ST)/ST dependiente de datos (DDST) y una arquitectura basada en procesadores de matriz (APs) para la estimación de canal DDST. Ambas arquitecturas, diseñadas bajo el paradigma de hardware completo, fueron descritas utilizando Verilog HDL, dirigidas a Xilinx Virtex-5 y fueron comparadas con enfoques existentes. Los resultados de síntesis mostraron un consumo de slices de FPGA del 1% para el transmisor y del 3% para el estimador con frecuencias de operación de 160 y 115MHz, respectivamente. El rendimiento de la relación señal a ruido de cuantización (SQNR) del transmisor es de aproximadamente 82dB para soportar modulación 4/16/64-QAM. Una simulación de Monte Carlo demuestra que el error cuadrático medio (MSE) del estimador de canal implementado en hardware es prácticamente el mismo que el obtenido con el modelo dorado de punto flotante. El alto rendimiento y el hardware reducido de

• Materias:Control de potencia Núcleo de memoria Sensor de visión Acelerador de hardware Programación de arquitecturas
• Subjects:Power control Memory core Vision sensor Hardware accelerator Architecture programming
• Palabras claves:Configurable; Entrenamiento superpuesto; Dependiente de datos; Transmisor; Arquitectura; Estimación de canal
• Keywords:Configurable; Superimposed training; Data-dependent; Transmitter; Architecture; Channel estimation