Resumen

En este diseño se propone un método mejorado para reducir la fluctuación de fase tras la sincronización o la fluctuación de fase inducida por ruido aleatorio en un circuito de extracción de reloj de sincronización de bits. Utilizando un filtro digital recién añadido entre el detector de fase y el controlador, se cuentan y procesan los impulsos de diferencia de fase procedentes del detector de fase, antes de transmitirlos al controlador para ajustar la fase del reloj de salida. El diseño se completa utilizando el chip FPGA y el lenguaje de descripción de hardware VHDL y realiza la verificación de simulación en Quartus II. Los resultados muestran que el sistema mejorado realiza la extracción precisa del reloj sincronizado de bits, reduce el problema de fluctuación de fase, mejora la eficiencia de funcionamiento del sistema y la capacidad de antiinterferencia, y garantiza el rendimiento de sincronización del sistema de comunicación digital.

• Materias:Ingeniería electrónica Redes Inalámbricas Modelo computacional Procesamiento de señales asistido por computador Procesamiento de datos
• Subjects:Electronic engineering Wireless Networks Computational Model Signal processing computer-assisted Data processing
• Palabras claves:detector de fase, fluctuación de fase, lenguaje de descripción de hardware vhdl, circuito de extracción del reloj de sincronización de bits, sistema de comunicación digital, impulsos de diferencia de fase, problema de fluctuación de fase, controlador, diseño, sistema
• Keywords:phase detector, phase jitter, vhdl hardware description language, bit synchronization clock extraction circuit, digital communication system, phase difference pulses, phase jitter problem, controller, design, system