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Proponemos un modelo de programación de procesador suave y una arquitectura inspirada en las unidades de procesamiento gráfico (GPUs) que se adaptan bien a las fortalezas de las FPGA, es decir, la computación altamente paralela y con capacidad de pipeline. En particular, nuestra arquitectura de procesador suave aprovecha el multihilo, operaciones vectoriales y predicados para suministrar un pipeline de punto flotante de 64 etapas a través de soporte de hardware para hasta 256 contextos de hilo concurrentes. Las principales contribuciones de nuestra arquitectura son mecanismos para gestionar hilos y archivos de registros que maximizan el paralelismo a nivel de datos y de instrucciones, superando los desafíos de las limitaciones de puertos de las memorias de bloque FPGA, así como la latencia de memoria y pipeline. A través de la simulación de un sistema que (i) es programable a través del lenguaje de alto nivel de NVIDIA, (ii) soporta la ISA de GPU CTM r5xx de AMD, y (iii) es realizable en un
Esta es una versión de prueba de citación de documentos de la Biblioteca Virtual Pro. Puede contener errores. Lo invitamos a consultar los manuales de citación de las respectivas fuentes.
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