Resumen

La Red-en-Chip (NoC) está emergiendo rápidamente como una alternativa de comunicación en chip para los System-on-Chips (SoCs) de muchos núcleos. Sin embargo, diseñar un NoC de alto rendimiento y baja latencia con bajo sobrecosto de área ha seguido siendo un desafío. En este artículo, presentamos una microarquitectura de NoC con latencia de dos ciclos de reloj. Se propone una técnica eficiente de enmascaramiento de solicitudes para combinar la asignación de canales virtuales (VC) con la asignación de interruptores de manera no especulativa. Nuestra arquitectura de NoC propuesta está optimizada en términos de sobrecarga de área, frecuencia de operación y calidad de servicio (QoS). Evaluamos nuestro NoC frente a CONNECT, un diseño de NoC de baja latencia de código abierto dirigido a matrices de puertas programables en campo (FPGA). Los resultados experimentales en varios dispositivos FPGA muestran que nuestro enrutador NoC supera a CONNECT con una reducción del 50% en la utilización de

• Materias:Memoria multipuerto Algoritmos genéticos Clasificación de paquetes Recuperación de fallas Predicción de frecuencia
• Subjects:Multiport memory Genetic algorithms Packet classification Fault recovery Frequency prediction
• Palabras claves:Red de interconexión en chip; NoC; Latencia; Microarquitectura; Sobrecarga de área; Frecuencia de operación
• Keywords:Network-on-chip; NoC; Latency; Microarchitecture; Area overhead; Operating frequency