Resumen

Se proponen dos nuevas estructuras para la etapa de pull-up del Differential Cascode Voltage Switch Logic (DCVSL). En la estructura DCVSL convencional, el retardo de propagación de bajo a alto es mayor que el retardo de propagación de alto a bajo. Las resistencias de promoción en la estructura DCVSL-R aumentan los efectos parásitos y el retardo inevitable y también ocupa más área en el chip (Turker et al., 2011). Con el fin de minimizar estos problemas, se ha sugerido una nueva estructura de Diodo de Ultra-Baja Potencia (ULPD) en lugar de resistencias. Esto proporciona los efectos parásitos mínimos y reduce el área en el chip. El segundo circuito propuesto utiliza una estructura de transistores de paso complementarios (CPTL), que proporciona salidas complementarias. Se trata de un circuito alternativo a la estructura DCVSL convencional. Las prestaciones de los circuitos propuestos se examinan utilizando Cadence y los parámetros del modelo de un proceso CMOS de 180 nm. Se comparan y presentan los resultados de simulación de estos dos circuitos. Se considera que estos circuitos son adecuados para la implementación VLSI.

• Materias:Celda de memoria Arquitectura informática Levitación magnética Diseño Kansei Análisis de algoritmos
• Subjects:Memory cell Computer architecture Magnetic levitation Kansei Design Algorithm analysis
• Palabras claves:estructura DCVSL convencional, DCVSL, circuitos, Lógica de transistores de paso complementarios, Lógica de conmutadores de tensión en cascada diferenciales, alto retardo de propagación, bajo retardo de propagación, efectos parásitos mínimos, proceso CMOS de nm, chip
• Keywords:conventional DCVSL structure, DCVSL, circuits, Complementary Pass Transistor Logic, Differential Cascode Voltage Switch Logic, high propagation delay, low propagation delay, minimum parasitic effects, nm CMOS process, chip