Resumen

Este documento presenta un algoritmo de mapeo tecnológico de FPGA dedicado a aplicaciones de seguridad. El objetivo es implementar en un FPGA asíncrono de diseño personalizado completo funciones seguras que necesiten ser robustas contra ataques de canal lateral (SCAs). El documento describe brevemente la arquitectura de este FPGA que ha sido diseñado y prototipado en CMOS 65nm para dirigirse a varios estilos de lógica asíncrona, incluidos protocolos de comunicación de 2 fases y 4 fases y codificación de datos 1-de-N. Esta arquitectura programable está diseñada para ser eléctricamente balanceada con el fin de cumplir con los requisitos de seguridad. Permite comparaciones justas entre diferentes estilos de implementaciones asíncronas. Para ilustrar la flexibilidad y seguridad del FPGA, se ha implementado un estudio de caso en lógica Quasi-Delay-Insensitive (QDI) de 2 fases y 4 fases.

• Materias:Modelado de rendimiento Bucles de instrucciones Análisis de algoritmos Optimización de frecuencia Arquitectura de Sistemas
• Subjects:Performance modeling Instruction loops Algorithm analysis Frequency optimization System architecture
• Palabras claves:Fpga; Algoritmo de asignación de tecnología; Aplicaciones de seguridad; Fpga asíncrono; Ataques de canal lateral; Arquitectura programable
• Keywords:Fpga; Tech-mapping algorithm; Security applications; Asynchronous fpga; Side-channel attacks; Programmable architecture