Resumen

En este documento se presenta el diseño y la implementación de un acelerador de hardware con pipeline basado en un enfoque de lógica difusa para un sistema de detección de bordes. El sistema difuso consta de una etapa de preprocesamiento, un difusor con cuatro entradas difusas, un sistema de inferencia con siete reglas y una etapa de desdifusificación que entrega una única salida nítida, que representa el valor de intensidad de un píxel en la imagen de salida. El acelerador de hardware consta de siete etapas con una latencia de un ciclo de reloj por etapa. La etapa de desdifusificación se implementó utilizando tres métodos diferentes: la media de los máximos, el mínimo de los máximos y el máximo de los máximos. Los módulos de desdifusificación son intercambiables mientras el sistema se ejecuta utilizando la metodología de diseño de reconfiguración parcial. El desarrollo del sistema se realizó utilizando Vivado High-Level Synthesis, Vivado Design Suite, Vivado Simulator y un conjunto de dispositivos FPGA Xilinx

• Materias:Sincronización para comunicaciones Lógica difusa Aceleradores Uso compartido de tablas Sistema de control
• Subjects:Synchronization for communications Fuzzy logic Accelerators Shared use of tables Control system
• Palabras claves:Diseño; Implementación; Acelerador de hardware; Lógica difusa; Sistema de detección de bordes; Etapa de desfusificación
• Keywords:Design; Implementation; Hardware accelerator; Fuzzy logic; Edge detection system; Defuzzification stage