Resumen

Este documento presenta la arquitectura de hardware y la capa de abstracción de software de un núcleo de memoria adaptativo multicliente de Network-on-Chip (NoC). El núcleo de memoria soporta la flexibilidad de un sistema multiprocesador adaptativo en tiempo de ejecución basado en FPGA llamado RAMPSoC. Los elementos de procesamiento, también llamados clientes, pueden acceder al núcleo de memoria a través de la Network-on-Chip (NoC). El núcleo de memoria soporta un mapeo dinámico de un espacio de direcciones para los diferentes clientes, así como diferentes modos de transferencia de datos, como tamaños de ráfaga variables. Por lo tanto, se aprovechan dos limitaciones principales de los sistemas multiprocesador basados en FPGA: los recursos limitados de memoria en chip y que usualmente solo existe un canal físico a una memoria fuera del chip. Además, se introduce una capa de abstracción de software que oculta la complejidad de la arquitectura del núcleo de memoria y que proporciona una interfaz fácil de usar para el program

• Materias:Control de potencia Núcleo de memoria Sensor de visión Acelerador de hardware Programación de arquitecturas
• Subjects:Power control Memory core Vision sensor Hardware accelerator Architecture programming
• Palabras claves:Adaptativo; Multi-cliente; Red en chip; Núcleo de memoria; Basado en FPGA; RAMPSoC
• Keywords:Adaptive; Multiclient; Network-on-Chip; Memory core; FPGA-based; RAMPSoC