Resumen

Durante los últimos años, las redes neuronales convolucionales se han utilizado para diferentes aplicaciones, gracias a su potencial para llevar a cabo tareas utilizando un número reducido de parámetros en comparación con otros enfoques de aprendizaje profundo. Sin embargo, las restricciones de consumo de energía y huella de memoria, típicas de las aplicaciones en el borde y portátiles, suelen chocar con los requisitos de precisión y latencia. Por estas razones, los aceleradores de hardware comerciales se han vuelto populares, gracias a su arquitectura diseñada para la inferencia de modelos generales de redes neuronales convolucionales. Sin embargo, las matrices de compuertas programables en campo representan una perspectiva interesante ya que ofrecen la posibilidad de implementar una arquitectura de hardware adaptada a un modelo específico de red neuronal convolucional, con resultados prometedores en términos de latencia y consumo de energía. En este artículo, proponemos un acelerador de hardware completo en chip basado en matrices de compuertas programables en campo para una red neuronal convol

• Materias:Infraestructura computacional Topología de árbol binario Retrasos de extremo Barrera logarítmica Sistema lineal tridiagonal
• Subjects:Computational infrastructure Binary tree topology End delays Logarithmic barrier Tridiagonal linear system
• Palabras claves:Redes neuronales; Aceleradores de hardware; Matrices de compuertas programables en campo; Red neuronal convolucional; Latencia; Consumo de energía
• Keywords:Neural networks; Hardware accelerators; Field-programmable gate arrays; Convolutional neural network; Latency; Power consumption