Resumen

Los sistemas informáticos con matrices de compuertas programables en campo (FPGAs) a menudo logran tolerancia a fallos en entornos de radiación de alta energía a través de la redundancia triple modular (TMR) y la limpieza de configuración. Aunque efectiva, la TMR sufre de una sobrecarga de área de 3x, lo que puede ser prohibitivo para muchos escenarios de uso embebido. Además, esta sobrecarga a menudo empeora porque la TMR suele tener que aplicarse al código de nivel de transferencia de registros (RTL) existente que los diseñadores crearon sin considerar los requisitos de recursos triplicados. Aunque un diseñador podría rediseñar el código RTL para reducir recursos, modificar los horarios RTL y las asignaciones de recursos es un proceso que consume tiempo y propenso a errores. En este documento, presentamos un enfoque de síntesis de alto nivel más transparente que utiliza la programación y la asignación para proporcionar atractivos compromisos entre área, rendimiento y redundancia, centrándose en consideraciones de implementación de FPGAs, como

• Materias:Sincronización para comunicaciones Lógica difusa Aceleradores Uso compartido de tablas Sistema de control
• Subjects:Synchronization for communications Fuzzy logic Accelerators Shared use of tables Control system
• Palabras claves:FPGAs; Tolerancia a fallos; TMR; Síntesis de alto nivel; Ahorro de recursos; Rendimiento
• Keywords:Fpgas; Fault tolerance; Tmr; High-level synthesis; Resource savings; Performance