Resumen

El algoritmo A tradicional es consumidor de tiempo debido a un gran número de operaciones de iteración para calcular la función de evaluación y ordenar la lista OPEN. Para lograr un rendimiento de planificación de rutas en tiempo real, se ha diseñado e implementado una arquitectura de aceleradores de hardware llamada acelerador A en una matriz de compuertas programable en campo (FPGA). Se introducen una caché de 8 puertos especialmente diseñada y una matriz de lista OPEN para abordar el cuello de botella de cálculo. El diseño de sistema en un chip (SOC) se implementa en una FPGA Xilinx Kintex-7 para evaluar el acelerador A. Los experimentos muestran que el acelerador de hardware logra un aumento de rendimiento de 3775 veces en comparación con la implementación de software. Es adecuado para aplicaciones de planificación de rutas en tiempo real.

• Materias:Expertos en dominios Planificación de rutas Gestión de confiabilidad Tolerancia a fallas
• Subjects:Domain experts Path planning Reliability management Fault tolerance
• Palabras claves:Algoritmo; Aceleradores de hardware; FPGA; Caché; Lista OPEN; Rendimiento
• Keywords:Algorithm; Hardware accelerators; FPGA; Cache; OPEN list; Performance