Resumen

En este documento, se propone un enfoque novedoso para un multiplicador BCD. El punto destacado de la arquitectura propuesta es la generación de los productos parciales y las operaciones binarias paralelas basadas en columnas de 2 dígitos. Los multiplicadores de 1 dígito utilizados para la generación de productos parciales se implementan directamente mediante multiplicadores binarios de 4 bits sin ninguna conversión de código. Los resultados binarios de las multiplicaciones de 1 dígito se organizan según sus posiciones de dos dígitos para generar los productos parciales basados en columnas de 2 dígitos. Se desarrolla una estructura de compresor binario-decimal que se utiliza para la reducción de productos parciales. Estos productos parciales reducidos se suman en sumadores BCD de 6-LUT optimizados. Las operaciones binarias paralelas y la mejora en la adición BCD resultan en un rendimiento mejorado y un uso reducido de recursos. El enfoque propuesto se implementó en FPGAs Xilinx Virtex

• Materias:Sincronización para comunicaciones Lógica difusa Aceleradores Uso compartido de tablas Sistema de control
• Subjects:Synchronization for communications Fuzzy logic Accelerators Shared use of tables Control system
• Palabras claves:Novela; Multiplicador BCD; Arquitectura; Productos parciales; Operaciones binarias; Rendimiento
• Keywords:Novel; BCD multiplier; Architecture; Partial products; Binary operations; Performance