Resumen

Los modernos FPGAs contienen bloques DSP integrados, que pueden configurarse como multiplicadores con más de un tamaño posible. Los diseños basados en FPGA que utilizan estos bloques integrados multigranulares se vuelven más desafiantes cuando se requiere alta velocidad y una utilización reducida de área. Este artículo propone una metodología de diseño eficiente para implementar multiplicadores de gran tamaño con signo utilizando bloques integrados multigranulares pequeños. El enfoque propuesto ha sido implementado y probado apuntando a los FPGAs Stratix II de Altera con la ayuda de la herramienta de software Quartus II. Las implementaciones de los multiplicadores se han llevado a cabo para operandos con tamaños que van desde 40 hasta 256 bits. Los resultados experimentales demostraron que nuestro enfoque de diseño ha superado al esquema estándar utilizado por la herramienta Quartus II en términos de velocidad y área. En promedio, la reducción de la demora es de aproximadamente el 20.7% y el ahorro de área, en términos de ALUTs, es de

• Materias:Elementos lógicos Sistema de archivos Multinúcleo heterogéneo Flexibilidad del montium Gestión de memoria
• Subjects:Logic elements File system Heterogeneous multicore Montium flexibility Memory management
• Palabras claves:FPGAs; Bloques DSP; Multiplicadores; Metodología de diseño; Multiplicadores con signo; Utilización de área
• Keywords:Fpgas; Dsp blocks; Multipliers; Design methodology; Signed multipliers; Area utilization