Resumen

Este documento examina la interfaz entre la lógica programable de grano fino y grueso en las FPGA. Específicamente, presenta un estudio empírico que abarca la ubicación, disposición de pines y la interconexión entre las unidades de punto flotante incrustadas (FPUs) y la estructura de lógica de grano fino en las FPGA. También estudia esta interfaz en las FPGA que contienen tanto FPUs como memorias incrustadas. Los resultados muestran que (1) las FPUs deben tener una relación de aspecto cuadrada; (2) deben estar posicionadas cerca del centro de la FPGA; (3) sus pines de E/S deben estar dispuestos alrededor de los cuatro lados de la FPU; (4) la memoria incrustada debe estar ubicada entre las FPUs; y (5) conectar bloques de grano grueso con una mayor densidad de E/S aumenta la demanda de recursos de enrutamiento. Las FPGA híbridas con memoria incrustada requirieron canales un 12% más anchos que en el caso en el que no se utiliza memoria incrust

• Materias:Lógica programable Núcleo de IP Sensor de estimación Bloques de memoria Neuromórfica
• Subjects:Programmable logic IP core Estimation sensor Memory blocks Neuromorphic
• Palabras claves:Interfaz; De grano fino; De grano grueso; Lógica programable; FPGAs; Memoria incrustada
• Keywords:Interface; Fine-grained; Coarse-grained; Programmable logic; FPGAs; Embedded memory