Resumen

El objetivo de esta contribución es mejorar el rendimiento de la lógica de conmutación de tensión en cascada diferencial dinámica (Dy-DCVSL) y la lógica de conmutación de tensión en cascada diferencial dinámica mejorada (EDCVSL), para lo que se proponen tres arquitecturas. La primera arquitectura utiliza puertas de transmisión (TG) para reducir la profundidad y anchura del árbol lógico, lo que se traduce en una mejora de la velocidad. Como las fugas son un problema dominante en los nodos de tecnología inferior, la segunda arquitectura se propone adaptando la técnica de control de fugas (LECTOR) en Dy-DCVSL y EDCVSL. La tercera arquitectura propuesta combina características de la primera y la segunda arquitecturas. El funcionamiento de las arquitecturas propuestas se ha verificado mediante extensas simulaciones con diferentes nodos tecnológicos CMOS submicrónicos (90 nm, 65 nm y 45 nm). El retardo de las puertas basadas en la primera arquitectura se mantiene prácticamente igual para diferentes funcionalidades. También se observa que las puertas Dy-DCVSL son entre 1,6 y 1,4 veces más rápidas que sus homólogas convencionales. Las puertas basadas en la segunda arquitectura muestran una reducción máxima de la potencia de fuga del 74,3%. Además, se observa que el porcentaje de reducción de la potencia de fuga aumenta con el escalado tecnológico. Por último, las puertas basadas en la tercera arquitectura alcanzan valores de reducción de la potencia de fuga similares a los de la segunda, pero no son capaces de exhibir la misma ventaja de velocidad que se consigue con la primera arquitectura.

• Materias:Ingeniería electrónica Redes Inalámbricas Ingeniería Eléctrica Procesamiento de señales asistido por computador Sistemas de comunicación Informática
• Subjects:Electronic engineering Wireless Networks Electrical Engineering Signal processing computer-assisted Communication systems Computing
• Palabras claves:lógica de conmutación de tensión en cascada diferencial dinámica, primera arquitectura, compuertas, segunda arquitectura, diferentes nodos tecnológicos cmos submicrónicos, valores similares de reducción de la potencia de fuga, técnica de control de fugas, aumentos de la potencia de fuga, reducción de la potencia de fuga, profundidad del árbol lógico
• Keywords:dynamic differential cascode voltage switch logic, first architecture, gates, second architecture, different cmos submicron technology nodes, similar leakage power reduction values, leakage control technique, leakage power increases, leakage power reduction, logic tree depth