Resumen

El potencial de las FPGA como aceleradores para aplicaciones de cómputo de alto rendimiento es muy grande, pero muchos factores están involucrados en su rendimiento. El diseño para las FPGA y la selección de las optimizaciones adecuadas al mapear cálculos a las FPGA conducen a un tiempo de desarrollo prohibitivamente largo. Alternativas son las herramientas de síntesis de alto nivel (HLS), que prometen una exploración rápida del espacio de diseño debido al diseño a un nivel alto o modelos de rendimiento analíticos que proporcionan expectativas realistas de rendimiento, posibles obstáculos al rendimiento y pautas de optimización. En este artículo proponemos la combinación de ambos, con el fin de construir un modelo de rendimiento para las FPGA que sea capaz de condensar visualmente toda la información útil para el diseñador. Nuestro modelo propuesto extiende el modelo de techo, considerando el consumo de recursos y los parámetros utilizados en las herramientas de HLS, para maximizar el rendimiento y la utilización de recursos dentro del área de la FPGA. El modelo propuesto se aplica para

• Materias:Modelado de rendimiento Bucles de instrucciones Análisis de algoritmos Optimización de frecuencia Arquitectura de Sistemas
• Subjects:Performance modeling Instruction loops Algorithm analysis Frequency optimization System architecture
• Palabras claves:FPGAs; Aceleradores; Síntesis de alto nivel; Modelo de rendimiento; Optimizaciones; Exploración de diseño
• Keywords:Fpgas; Accelerators; High-level synthesis; Performance model; Optimizations; Design exploration