Resumen

Presentamos un método para implementar filtros de respuesta finita al impulso (FIR) de alta velocidad en matrices de puertas programables en campo (FPGAs). Nuestro algoritmo es una técnica sin multiplicadores donde los multiplicadores de coeficientes fijos son reemplazados por una serie de operaciones de suma y desplazamiento. La primera fase de nuestro algoritmo utiliza sumadores registrados y desplazamientos cableados. Aquí, un algoritmo de eliminación de subexpresiones comunes modificado (CSE) reduce el número de sumadores manteniendo el rendimiento. La segunda fase optimiza la demora de enrutamiento utilizando técnicas de estimación de longitud de cable previa al diseño para mejorar el diseño final colocado y enrutado. Las plataformas objetivo de optimización son dispositivos FPGA Xilinx Virtex donde comparamos los resultados de implementación con los producidos por Xilinx Coregen, que se basa en aritmética distribuida (DA). Observamos una reducción de hasta el 50% en el número de slices y una reducción de hasta el 75% en el número de tab

• Materias:Cinemática directa de robots Sistema informático Bloques programables Sistema de filtrado Arquitecturas de red
• Subjects:Direct robot kinematics Computer system Programmable blocks Filtering system Network architectures
• Palabras claves:Método; Algoritmo; FPGA; Implementación; Optimización; Potencia
• Keywords:Method; Algorithm; FPGA; Implementation; Optimization; Power