Resumen

La prototipación de hardware multi-FPGA está cobrando cada vez más importancia en el ciclo de diseño de sistemas en chip. Sin embargo, después de particionar el diseño en la plataforma multi-FPGA, el número de señales entre FPGAs es mayor que el número de conexiones físicas disponibles en la placa de prototipado. Por lo tanto, estas señales deben ser multiplexadas en el tiempo, lo que disminuye la frecuencia del sistema. La forma en que se particiona el diseño afecta el número de señales entre FPGAs. En este trabajo, proponemos un conjunto de restricciones que deben tenerse en cuenta durante la tarea de particionado. Luego, las señales entre FPGAs resultantes se enrutan con un algoritmo de enrutamiento iterativo para obtener la mejor relación de multiplexado. De hecho, las señales se agrupan y luego se enrutan utilizando el algoritmo de enrutamiento intra-FPGA: Pathfinder. Este algoritmo se adapta para abordar el problema de enrutamiento entre FPGAs. Se proponen muchos escenarios para obtener los resultados más optimizados en

• Materias:Modelado de rendimiento Bucles de instrucciones Análisis de algoritmos Optimización de frecuencia Arquitectura de Sistemas
• Subjects:Performance modeling Instruction loops Algorithm analysis Frequency optimization System architecture
• Palabras claves:Fpga; Prototipado de hardware; Señales entre fpga; Particionamiento; Algoritmo de enrutamiento iterativo; Frecuencia del sistema
• Keywords:Fpga; Hardware prototyping; Inter-fpga signals; Partitioning; Iterative routing algorithm; System frequency