Resumen

Las pruebas son consideradas como uno de los desafíos más difíciles para los circuitos integrados tridimensionales (3D ICs). En este artículo, queremos optimizar el costo del TAM (mecanismo de acceso de prueba) y el tiempo de prueba para 3D IC. Utilizamos tanto algoritmos voraces como de recocido simulado para resolver este problema de optimización. Comparamos los resultados de dos suposiciones: y . La primera supone que el DfT de los chips no puede ser cambiado, mientras que la segunda supone que el DfT de los chips puede ser ajustado. Los resultados muestran que la cooptimización con conciencia térmica es esencial para decidir el TAM óptimo y el horario de prueba. Añadir ciegamente el TAM no puede reducir el costo total de la prueba debido a las restricciones de temperatura. Otra conclusión es que el modo de chip suave es más efectivo que el modo de chip duro para reducir el costo total de la prueba para 3D IC.

• Materias:Transferencia de energía Ingeniería de apilamiento Circuito oscilador Modelo analítico Inductores
• Subjects:Energy transfer Stacking engineering Oscillator circuit Analytical model Inductors
• Palabras claves:Pruebas; Circuitos integrados en 3D; Tam; Optimización; Cooptimización consciente de la temperatura; Programa de pruebas
• Keywords:Testing; 3d ics; Tam; Optimization; Thermal-aware cooptimization; Test schedule