Resumen

Las FPGA de la familia Xilinx Virtex-II cuentan con una avanzada red de distribución de reloj de baja dispersión que incluye numerosas redes de reloj globales para soportar diseños de frecuencias mixtas de alta velocidad. Los Administradores de Reloj Digital en combinación con los Buffers de Reloj Global ya están en su lugar para generar la frecuencia deseada y para impulsar las redes de reloj con diferentes fuentes, respectivamente. Actualmente, casi todos los diseños se ejecutan a una frecuencia de reloj fija determinada estáticamente durante el tiempo de diseño. Tales sistemas no pueden aprovechar al máximo la auto-reconfiguración parcial y dinámica. Por lo tanto, presentamos una nueva metodología que permite que el hardware implementado adopte dinámicamente la frecuencia del reloj durante la ejecución reconfigurando los Administradores de Reloj Digital. También presentamos un método para monitoreo de velocidad en línea que se basa en un enrutamiento en línea bidimensional. Los mapas de velocidad creados del área de la FPGA se pueden usar como entrada para el escalado dinámico de frec

• Materias:Comunicación inalámbrica Modulador Aplicaciones paralelas Programación estática Parametrización de sistemas
• Subjects:Wireless communication Modulator Parallel applications Static programming System parameterization
• Palabras claves:Red de distribución de relojes; Gestores de relojes digitales; Buffers de reloj global; Auto-reconfiguración dinámica; Monitoreo de velocidad; Escalado de frecuencia
• Keywords:Clock distribution network; Digital clock managers; Global clock buffers; Dynamic self-reconfiguration; Speed monitoring; Frequency scaling