Este trabajo presenta una nueva y eficiente arquitectura de recuperación de portadora en paralelo adecuada para receptores ópticos coherentes intradía de velocidad ultraalta (por ejemplo, ≥100 Gb/s) con modulación de amplitud en cuadratura (QAM). El esquema propuesto combina un novedoso bucle de enganche de fase digital paralelo (DPLL) de baja latencia con un algoritmo de recuperación de fase de portadora (CPR). El nuevo DPLL paralelo de baja latencia está diseñado para compensar no sólo el desplazamiento de la frecuencia de la portadora, sino también las fluctuaciones de frecuencia, como las inducidas por vibraciones mecánicas o el ruido de la fuente de alimentación. Estas fluctuaciones de la frecuencia de la portadora deben compensarse, ya que provocan una mayor varianza del error de fase en las técnicas CPR feedforward tradicionales, lo que degrada significativamente el rendimiento del receptor. Con el fin de permitir una implementación de procesamiento paralelo en receptores multigigabit por segundo, se introduce una nueva aproximación al cálculo DPLL. La técnica propuesta reduce la latencia dentro del bucle de realimentación del DPLL introducida por el procesamiento en paralelo, al tiempo que proporciona un ancho de banda y un rango de captura próximos a los logrados por un DPLL en serie. Los resultados de la simulación demuestran que los efectos causados por las desviaciones de frecuencia pueden eliminarse con la arquitectura de recuperación de portadora paralela de baja latencia propuesta.
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