Resumen

En las comunicaciones digitales, una cadena de recepción habitual requiere muchas etapas de procesamiento de señales digitales para filtrado y reducción de la tasa de muestreo. Para aplicaciones en satélites, esta necesidad está fuertemente limitada por los recursos de hardware muy limitados disponibles en los FPGAs calificados para el espacio. Este breve artículo se centra en la implementación de una doble cadena de 14 etapas de filtros de banda media en cascada más decimadores 2:1 para señales complejas (en fase y cuadratura) con recursos de hardware mínimos, utilizando una pequeña porción de un FPGA Aeroflex UT6325, como parte de un receptor diseñado para un canal de comando y telemetría de baja velocidad de datos.

• Materias:Reconfiguración parcial Aplicaciones excluyentes Identificación de fallas Redes informáticas Multiplicación de mapeo
• Subjects:Partial reconfiguration Exclusionary applications Fault identification Computer networks Multiplication mapping
• Palabras claves:Comunicaciones digitales; Procesamiento de señales; Filtrado; Reducción de tasa de muestreo; FPGAs; Receptor
• Keywords:Digital communications; Signal processing; Filtering; Sample rate reduction; FPGAs; Receiver