Resumen

Para reducir el costo de diseñar nuevas placas FPGA especializadas como simulador de MOND (Dinámica Newtoniana Modificada) de suma directa, proponemos una nueva arquitectura heterogénea con placas FPGA existentes, llamada anillo RP (anillo de procesador reconfigurable). Este diseño se puede expandir fácilmente con cualquier placa FPGA disponible y solo requiere un ancho de banda de comunicación bastante bajo entre las placas FPGA. El protocolo de comunicación es simple y se puede implementar con recursos limitados de hardware/software. Para evitar la pérdida de rendimiento general causada por la placa más lenta, construimos un modelo matemático para descomponer la carga de trabajo entre las FPGAs. La división de la carga de trabajo se basa en los recursos lógicos, el ancho de banda de acceso a la memoria y el ancho de banda de comunicación de cada chip FPGA. Nuestro acelerador puede lograr una mejora de dos órdenes de magnitud en la velocidad en comparación con la implementación en CPU.

• Materias:Sistema de reducción Arquitectura de multiplexación Acelerador heterogéneo Emulador de red Diseños reconfigurables
• Subjects:Reduction system Multiplexing architecture Heterogeneous accelerator Network emulator Reconfigurable designs
• Palabras claves:Propuesto; Arquitectura heterogénea; Placas FPGA; Anillo RP; Protocolo de comunicación; División de carga de trabajo
• Keywords:Proposed; Heterogeneous architecture; FPGA boards; RP-ring; Communication protocol; Workload division