Resumen

A pesar de las significativas ventajas en rendimiento y potencia en comparación con los microprocesadores, el uso generalizado de FPGAs ha sido limitado por el aumento en la complejidad del diseño. Las herramientas de síntesis de alto nivel (HLS) han reducido la complejidad del diseño pero ofrecen un soporte limitado para la verificación, depuración y análisis de tiempos. Estas herramientas generalmente se basan en simulaciones de software inexactas o en simulaciones de nivel de transferencia de registros largas, lo cual no resulta atractivo para los desarrolladores de software. En este documento, presentamos técnicas de HLS que permiten a los diseñadores de aplicaciones sintetizar eficientemente afirmaciones ANSI-C comúnmente utilizadas en circuitos FPGA, lo que habilita la verificación y depuración de circuitos generados a partir de herramientas de HLS, mientras se ejecutan en el entorno FPGA real. Para verificar que los circuitos generados por HLS cumplen con las restricciones de tiempo de ejecución, ampliamos el soporte de afirmaciones en circuito para la prueba del

• Materias:Comunicación inalámbrica Modulador Aplicaciones paralelas Programación estática Parametrización de sistemas
• Subjects:Wireless communication Modulator Parallel applications Static programming System parameterization
• Palabras claves:Significativo; FPGAs; Herramientas HLS; Verificación; Depuración; Análisis de tiempo
• Keywords:Significant; FPGAs; HLS tools; Verification; Debugging; Timing analysis