Resumen

La traducción de un requisito del sistema a una representación de bajo nivel (por ejemplo, nivel de transferencia de registros o RTL) es el objetivo típico del diseño de sistemas basados en FPGA. Sin embargo, la Exploración del Espacio de Diseño (DSE) necesaria para identificar la arquitectura final puede ser consumidora de tiempo, incluso al usar herramientas de síntesis de alto nivel (HLS). En este artículo, ilustramos nuestra metodología híbrida, que utiliza un frontend para HLS para que la DSE se realice de manera más rápida mediante el uso de una abstracción de nivel superior, pero sin perder precisión, gracias a la infraestructura de simulación HP-Labs COTSon en combinación con nuestras herramientas de DSE (herramientas MYDSE). En particular, esta metodología propuesta resultó útil para lograr un diseño adecuado de un sistema completo en menos tiempo que intentar diseñar todo directamente en HLS. Nuestro problema motivador fue implementar un nuevo modelo de ejecución llamado hilos de flujo de datos (DF-Threads) que se ejecutan en hardware aún

• Materias:Infraestructura computacional Topología de árbol binario Retrasos de extremo Barrera logarítmica Sistema lineal tridiagonal
• Subjects:Computational infrastructure Binary tree topology End delays Logarithmic barrier Tridiagonal linear system
• Palabras claves:Requisitos del sistema; Representación de bajo nivel; Sistemas basados en FPGA; Exploración del Espacio de Diseño; Síntesis de alto nivel; Herramientas de EED
• Keywords:System requirement; Low-level representation; FPGA-based systems; Design Space Exploration; High-level synthesis; DSE tools