Resumen

La reconfiguración parcial dinámica (DPR) nos permite adaptar los recursos de hardware para satisfacer los requisitos variables en tiempo de potencia, recursos o rendimiento. En este documento, presentamos dos nuevos sistemas de DPR que permiten implementaciones eficientes de filtros FIR 1D en dispositivos FPGA modernos. Para minimizar la región de reconfiguración parcial requerida (PRR), ambas implementaciones se basan en la aritmética distribuida. Para una PRR requerida más pequeña, el primer sistema solo permite cambios en los valores de los coeficientes del filtro mientras mantiene el resto de la arquitectura fija. El segundo sistema DPR permite la reconfiguración completa del filtro FIR mientras requiere una región PR más grande. Investigamos el rendimiento del sistema propuesto en términos de las tasas de reconfiguración dinámica. A bajas tasas de reconfiguración, los sistemas DPR pueden mantener caudales mucho más altos. También presentamos un ejemplo que demuestra que el sistema puede mantener un caudal de 10 Mega-muestras por segundo mientras se reconfigura completamente unas set

• Materias:Cinemática directa de robots Sistema informático Bloques programables Sistema de filtrado Arquitecturas de red
• Subjects:Direct robot kinematics Computer system Programmable blocks Filtering system Network architectures
• Palabras claves:Reconfiguración parcial dinámica; Sistemas DPR; Filtros FIR 1D; Dispositivos FPGA; Aritmética distribuida; Tasas de reconfiguración
• Keywords:Dynamic partial reconfiguration; DPR systems; 1D FIR filters; FPGA devices; Distributed arithmetic; Reconfiguration rates