Resumen

Los FPGAs modernos (Matrices de Puertas Programables en Campo) están cobrando cada vez más importancia en el desarrollo de sistemas embebidos. Dentro de estos FPGAs, a menudo se utilizan procesadores de núcleo suave para resolver una amplia gama de tareas diferentes. Los procesadores de núcleo suave son una forma rentable y eficiente en tiempo para realizar sistemas embebidos. Al utilizar todo el potencial de los FPGAs, es posible reconfigurar dinámicamente partes de ellos durante el tiempo de ejecución sin necesidad de detener el dispositivo. Esta característica se llama reconfiguración parcial dinámica (DPR). Si se desea aplicar el enfoque DPR en un procesador de núcleo suave específico de aplicación en tiempo real, se debe crear una arquitectura que garantice el cumplimiento estricto de la restricción de tiempo real en todo momento. En este documento se presenta un método novedoso que aborda este problema, y se describe su realización. En el primer paso, se presenta un procesador de núcleo suave especializable para aplic

• Materias:Infraestructura computacional Topología de árbol binario Retrasos de extremo Barrera logarítmica Sistema lineal tridiagonal
• Subjects:Computational infrastructure Binary tree topology End delays Logarithmic barrier Tridiagonal linear system
• Palabras claves:FPGAs; Procesadores de núcleo blando; Reconfiguración parcial dinámica; Restricción en tiempo real; Específico de la aplicación; Reducción de recursos
• Keywords:Fpgas; Soft-core processors; Dynamic partial reconfiguration; Real-time constraint; Application-specific; Resource reduction