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A Low Noise, Low Power Phase-Locked Loop, Using Optimization MethodsUn bucle de enganche de fase de bajo ruido y bajo consumo mediante métodos de optimización

Resumen

En este trabajo se presenta un bucle de enganche de fase (PLL) sin divisor, de bajo consumo y bajo jitter. Se propone un detector de frecuencia de fase (PFD) de bucle abierto extra sencillo que reduce el consumo de energía y aumenta la velocidad global. También se introduce un nuevo circuito de bomba de carga Wilson, cuyo rendimiento se mejora mediante algunos algoritmos de optimización, para obtener un alto swing de salida y una alta adaptación de corriente. El PLL diseñado se utiliza en un proceso CMOS de 0,18 μ m con una fuente de alimentación de 1,8 V. Tiene un amplio rango de frecuencia de bloqueo de 500 MHz a 5 GHz. Además, mediante el uso de un PFD sin zona muerta y un PLL sin divisor, el jitter global se reduce significativamente.

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