Resumen

Hemos presentado un diseño sin memoria del estándar de cifrado avanzado (AES) con ruta de datos de 8 bits para aplicaciones de comunicaciones inalámbricas. El diseño utiliza el mínimo de 160 ciclos de reloj para procesar un bloque de datos de 128 bits. Para lograr los requisitos de bajo coste de área y alto rendimiento, se utilizan nuevos métodos de diseño para optimizar las transformaciones MixColumns (MC) e Inverse MixColumns (IMC) y ShiftRows (SR) e Inverse ShiftRows (ISR). Nuestros métodos pueden reducir eficientemente los ciclos de reloj requeridos, los retardos en la ruta crítica y los costes de área de estas transformaciones en comparación con diseños anteriores. En la realización de chips, nuestro diseño con capacidades de cifrado y descifrado tiene un incremento del 29 rea, pero mejora 4,85 veces el rendimiento/área en comparación con el mejor diseño de AES de 8 bits anterior. Sólo para cifrado, nuestro AES ocupa 3,5 k puertas con un retardo crítico de 12,5 ns y alcanza un rendimiento de 64 Mbps, que es el mejor diseño comparado con los diseños anteriores de sólo cifrado.

• Materias:Análisis Matemático Álgebra Ingeniería Matemática aplicada Lógica matemática
• Subjects:Mathematical Analysis Algebra Engineering Applied Mathematics Mathematical logic
• Palabras claves:ciclos de reloj, estándar avanzado de cifrado, diseño de bits aes, bloque de datos de bits, ruta de datos de bits, retardos de rutas críticas, bajo coste de área, nuevos métodos de diseño, aes, diseño
• Keywords:clock cycles, advanced encryption standard, bit aes design, bit data block, bit data path, critical path delays, low area cost, new design methods, aes, design