Four stage pipeline quaternary processor

Procesador cuaternario pipeline cuatro etapas

La escala de integración de los procesadores se ha incrementado en las últimas décadas, han surgido nuevos desafíos y el área de chips se ha convertido en un tema importante. Esto ha motivado a los proyectistas a buscar nuevas técnicas y tecnologías, entre ellas, la lógica de múltiples valores (MVL). La representación cuaternaria, dominio D: {0, 1, 2, 3}, reduce el número de conexiones debido al hecho de que, aproximadamente, el 70% del área del circuito se utiliza para interconexiones y pads. Este trabajo propone el proyecto de un procesador cuaternario de cuatro etapas (eCPU) con dieciséis instrucciones y el manejo de conflictos de hardware, de datos y de control utilizando técnicas híbridas (estáticas y dinámicas), para demostrar la funcionalidad correcta con respecto a la especificación del proyecto, con base en un conjunto universal de compuertas lógicas cuaternarias ya propuestas en la literatura. El eCPU se ha proyectado utilizando el lenguaje de descripción de hardware VHDL en el ambiente Quartus® y simulado en ModelSim® que demuestra el comportamiento correcto con respecto a la especificación. Las simulaciones se realizan ejecutando varios programas escritos en el lenguaje de la máquina con el soporte de un compilador de dos fases escrito en Java para generar código de máquina cuaternario.

INTRODUCCIÓN

El aumento de la integración de los circuitos integrados plantea nuevos retos y el área del chip se ha convertido en un problema importante 1. Una alternativa para disminuir el área del chip, del diseño de circuitos digitales binarios, es aumentar la representación digital a la base L de la Lógica de Valores Múltiples (MVL), con el dominio D: {0, 1, 2. . ., L-1} para aumentar la entropía de cada conexión. La MVL fue introducida por primera vez por Lukasiewicz y Post para la lógica ternaria 2-4. La principal ventaja del procesamiento digital MVL es la reducción del área del chip, debido a que las interconexiones contribuyen a cerca del 70% del área del circuito integrado (IC) 13. El área del CI disminuye por medio de menos interconexiones, menos cantidad de pines del CI y almohadillas. Además, el rendimiento de procesamiento podría ser más rápido para los circuitos MVL en comparación con los circuitos binarios para la misma resolución 4-5. Para diseñar una CPU cuaternaria real (eCPU), se necesita un sistema algebraico cuaternario. Hay muchas álgebras MVL propuestas 6-8 y un álgebra adecuada necesita definir un conjunto universal de operadores que debe permitir 1) el desarrollo de herramientas de minimización; 2) la implementación de los operadores con las puertas del CI; 3) la curva de aprendizaje de baja complejidad para facilitar el trabajo del diseñador. En (9) se ha presentado un álgebra cuaternaria adecuada que cumple con todas las características mencionadas y que se compone de productos extendidos, operadores sucesores y operadores máximos. Por lo tanto, el objetivo de este trabajo es diseñar una arquitectura de procesador cuaternario de dieciséis instrucciones y cuatro etapas canalizadas, que permita demostrar una funcionalidad correcta respecto a las especificaciones en las que el criterio de diseño es la simplicidad de implementación, sin tener en cuenta ninguna optimización posible, ni criterios específicos para definir la funcionalidad de cada etapa canalizada.