Codificador RS(255,k) en hardware reconfigurable orientado a radio cognitivo

RS Decoder (255,k) in Reconfigurable Hardware Oriented Towards Cognitive Radio2

Este artículo presenta la configuración paramétrica de un codificador Reed Solomon, mediante lenguaje descriptor de hardware VHDL, orientado a aplicaciones de radio cognitivo, sobre dispositivos FPGA, los cuales soportan la reconfiguración del hardware. A través de un módulo de selección de parámetros diseñado en VHDL y una arquitectura modular, con concatenación de etapas y señales habilitadoras, se permite configurar en el hardware el número de símbolos de información en los RS(255,k), pues son codificadores ampliamente manejados en diversos protocolos de comunicación. En el diseño del codificador, se estableció un modelo basado en la arquitectura de sus componentes; se realizaron las simulaciones y la estimación del consumo de recursos, ofrecidos por la herramienta ISE 11 de Xilinx, y se estudiaron los esquemáticos resultantes, con lo cual se validó el desempeño y profundidad lógica del circuito desarrollado. Así se obtuvo un diseño reconfigurable basado en un modelo de habilitación de etapas, lo que ofrece una alta eficiencia en cuanto a recursos de síntesis.

INTRODUCCIÓN

​El diseño de hardware con parámetros ajustables se puede orientar hacia aplicaciones en sistemas de comunicaciones bajo el paradigma de radio cognitivo (Fette, 2009). Un concepto que representa un antecedente importante en el área es software radio (SDR, por su sigla en inglés), el cual comprende funciones de comunicación implementadas por software, es decir, la posibilidad de definir por software la interfaz de comunicación que normalmente se refiere al transmisor y al receptor del equipo de comunicaciones.

Esta característica de la definición de la interfaz vía software implica el uso de procesadores de señal digital para reemplazar el hardware dedicado (Tonfat, 2008). En el contexto de SDR, la parametrización permite disminuir el tamaño del software que se va a descargar durante la configuración del hardware (Alaus, Noguet y Palicot, 2008). El procesamiento digital, el cual busca la reducción de componentes analógicos, está a cargo de una tecnología que permite la reconfiguración del sistema. Esta etapa puede implementarse a través de dispositivos de procesamiento de señales (DSP) o Field Programmable Gate Array (FPGA). Estos últimos fueron los seleccionados para esta investigación.